LTC1045CSW#TR 贴片SOP-20 逻辑集成电路 的介绍

逻辑集成电路LTC1045CSW#TR LTC1045由六个电压转换器和相关的控制电路组成(见框图)。每个译码器都有一个线性比较器输入级，分别输出正输入。前四个比较国的负投入与VTRIP1有共同之处，后两个比较国的负投入与VTRIP2有共同之处。有了这些输入，逻辑集成电路LTC1045CSW#TR 比较器的开关点可以在V -到V+ - 2V的共模范围内的任何地方设置。为了提高噪声的抗干扰能力，逻辑集成电路LTC1045CSW#TR 每个比较器都有一个小的内置滞后。滞后随偏置电流的变化从低偏置电流的7mV到高偏置电流的20mV(见典型的滞后与RSET曲线)。设置偏置电流不同于CMOS逻辑，任何线性CMOS电路必须绘制一些静态电流。偏置发生器(框图)允许比较器的静态电流变化。逻辑集成电路LTC1045CSW#TR 偏置电流由外部电阻编程(参见典型的I+ vs RSET曲线)。当偏置电流减小时，LTC1045变慢(参见延迟时间与RSET的典型曲线)。除设置偏置电流外，ISET引脚还完全关闭电源并锁定转换器输出。要做到这一点，ISET引脚必须强制为V+ - 0.5V。如图4所示，带有电阻上拉的CMOS门或TTL门可以很好地做到这一点。尽管权力驱动ISET引脚与逻辑图5。输出驱动

关闭线性电路，CMOS输出逻辑通电并保持输出状态。在输出端没有直流负载的情况下，功耗为零。锁存输出非常快—通常是ISET上升边缘的80ns。从锁存的材料状态远slower-typically 1.5μs ISET的下降沿。这个时间由比较器的开机时间设置。在通电期间，输出可以假设为假状态。为了避免问题,输出不应被视为有效,直到2μs后5μs ISET的下降沿。将输出置于Hi-Z状态时，禁用输入将六个输出设置为高阻抗状态。这允许将LTC1045接口到数据总线。当DISABLE = " 1 "时输出为高阻抗，当DISABLE = " 0 "时输出为活动的。使用TTL供应，V+ = 4.5V到5.5V和V - = GND，禁用输入是TTL兼容的。

在LTC1045上有四个电源:V+、V -、VOH和VOL。它们几乎可以任意连接，但是有一些限制。V+与V -、VOH与VOL之间必须存在最小微分，V+与V -的微分必须至少为4.5V, VOH与VOL的微分必须至少为3V。另一个限制是由内部寄生二极管D1造成的(见图5)。